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集成电道中的器件布局

日期:2019-10-06 16:55 来源:

  

集成电道中的器件布局

  

集成电道中的器件布局

  第3 章 3 .1 集成电路中的器件结构 电学隔离的必要性和方法 第 2 章中给出了二极管、 双极型晶体管和 MOS 场效应晶体管的截面剖图(见图 2—14、 图 2—19 和图 2—31)。 图中显示了这些器件的主要特征,但这种结构不能直接用于集成电路之中,在集成电路中它们的结构要复杂 得多。 一块集成电路中含有百万以至千万个二极管、晶体管以及电阻、电容等元件,而且它们都是做在一个硅 芯片上,即共有同一个硅片衬底。因此,如果不把它们在电学上一一隔离起来,那么各个元器件就会通过半 导体衬底相互影响和干扰,以至整个芯片无法正常工作,这是集成电路设计和制造时首先要考虑的问题。为 此要引入隔离技术,然后在隔离的基础上根据电路要求把相关的各元器件端口连接起来,以实现电路的功能。 在现代集成电路技术中,通常采用以下两种电学隔离方法:①通过反向 PN 结进行隔离;② 采用氧化物(二氧化硅)加以隔离。这两种方法能较好地实现直流隔离,其缺点是都会增加芯片 面积并引入附加的电容。 现以 MOS 管为例说明反向 PN 结的隔离作用。如在一个硅片衬底上有两个 N 沟 MOS 管,其结 构与 PN 结的隔离作用见图 3~1。 图 3 一 l PN 结隔离作用 在每个 N 沟 MOS 管的源与衬底之间加一负偏压或将两者直接短路后接地,就可防止电流流 向衬底。同时由于两管的漏端总是处于正电压,漏与衬底结处于反向,沟道与衬底之间也形成 一反向结,因此两个 MOS 管之间在电学上也就被隔离。 这是 MOS 场效应晶体管在结构上的一个固有优点,即可以利用 MOS 管本身的 PN 结实现隔离 而不需增加新的 PN 结。 对于双极型晶体管常采用氧化物隔离方法,即在形成三极管区域的四周构筑一隔离环,该隔 离环为二氧化硅绝缘体, 因而集成电路中的各个三极管之间, 以及各三极管与其他元件(如电阻、 电容等)之间是完全电隔离的。氧化物隔离的示意图见图 3—2。图中有两个三极管,每个三极管 四周被二氧化硅所包围,因而这两个三极管在电学上完全被隔离,其横截面图将示于 3.3 节中 的图 3—5。 3.2 二极管的结构 用于集成电路中的二极管,其制作步骤和实际结构示于图 3—3。 图 3-3 集成电路中二极管的制作步骤 在集成电路中,要求二极管的两个引出端(P 端和 N 端)必须在芯片的上方引出(而不是像图 2—14 那 样,N 端在下方引出),此外还要考虑二极管与芯片中其他元器件的隔离。为此先在 P 型衬底材料上通过外延 生长得到一层很薄的 N 型外延层(如图 3—3(a)所示),然后在指定的区域进行 P 型杂质扩散,形成 N 型 “岛”(如图 3—3(b)所示),同时形成 PN 结隔离区,二极管就在此 N 型“岛”内制作。再形成 P 型区(如图 + + 3—3(c)所示),P 型区与 N 型外延层形成 PN 结。最后形成 N 型区,N 型区是为了得到与 N 型外延层的欧姆连 接。由金属铝作为引出端的一个完整的二极管结构示于图 3~3(d)。 3.3 双极型晶体管的结构 图 2—19 那种简单的三极管结构是无法用于集成电路中的,如果有两个三极管同时制作在一个芯片 上,那它们的收集极就相连了。为此要对这种三极管结构作重大的修改。 . 首先是在三极管的下方形成一 PN 结,使收集极与衬底隔离。对于 NPN 三极管,采用 P 型硅片衬底。 用外延生长方法先形成一薄的 N 型外延层,三极管本身就制作在这一薄外延层上。制作时先在指定的区域进 + 行 P 型杂质扩散,形成 P 型基区;再在基区内指定的区域进行 N 型杂质扩散,形成 N 型发射区。其截面图见 图 3—4。 图 3-4 用 PN 结隔离三极管与衬底 其次是设法用氧化物(二氧化硅)把每一个三极管包围起来, 将各个三极管在横向上相互 隔离起来,这示于图 3—5。 图 3-5 两个完全隔离的 NPN 三极管 但这样的结构仍然存在缺点,由于收集极电流必须横向流过外延层才能到达收集极,而收集区有一 个很大的串联电阻,因而三极管的电学特性很差。为了减小这一收集区电阻,必须增加两个 N+型区。一个是 + 称为“埋层”的 N 型层,它在外延层生长前就设法在 P 型衬底上形成,其目的是减小收集区的横向电阻。另 + 一个是在收集极接触处下面形成一 N+型区,以减小收集极串联电阻,通常这一步是与 N 发射区同时形成的。 具有埋层结构的 NPN 双极型晶体管见图 3—6。 当然对于双极型晶体管也可以采用 PN 结环实现隔离,如图 3—7 所示。从图中可以看出,一个重掺 + 杂的 P+环围绕此 NPN 三极管,该 P 环一直深入到 P 型衬底区,因而可 图 3-6 具有埋层结构的 NPN 双极型晶体管 图 3-7 采用 PN 结环隔离的 NPN 双极型晶体管 以同时实现横向和纵向的 PN 结隔离。但是 PN 结隔离环的宽度要比氧化物环宽,而且电容量 也较大,所以近年来已不常使用。 另一种隔离技术称为槽隔离(trench isulation)。它是在三极管的四周通过腐蚀方法形 成一个槽环,槽的内壁生长出一薄氧化层,再填充进多晶硅。此方法的优点是槽环所占面积较 小,但制造工艺较复杂,成本较高,只在某些要求较高的电路中使用。 为减小尺寸而改进得到的较完善的三极管结构示于图 3—8。 在这种改进结构中, 首先在 基区与收集区之间插入氧化层,以防止两者非常靠近时的相互影响。该氧化层的存在还使基区 与收集极区金属接触的位置不再要求非常严格的定位,从平面设计上,基区与发射区也可以延 伸到 P 型基区的边缘,而不再需要留有间隙(与图 3—6 相比)。经改进后采用氧化物隔离的三极 管尺寸可以小于 10 μ m x10μ m。 图 3-8 一种较完善的 NPN 双极型晶体管结构 3.4 MoS 场效应晶体管的结构 3.4.1 场氧化层的作用 在 3.1 节中谈到,MOS 管可以利用自身的 PN 结实现电学隔离。但如果在两个 MOS 管之 间有一金属导线通过,那就会形成一寄生 MOS 管,如图 3—9 所示。 该金属导线被认为是此寄生 MOS 管的栅极,两端为源区和漏区。 如果此寄生 MOS 管偶然 处于开启状态而引起了漏源电流,即使这一电流很小也会使整个电路功能发生混乱。为了防止 这一现象的发生,在各 MOS 管之间设法生长出一比较厚的二氧化硅层,使它们在横向上完全隔 离,见图 3—10。我们常称此二氧化硅层为场氧化层(field oxide layer)。这一较厚氧化层的 存在,使寄生 MOS 管的阈值电压升高了。寄生 MOS 管的阈值电压可设计成高于电路中的电源电 压,由于通常电路中金属导线上的电压不会大于电源电压,所以此寄生 MOS 管就永远处于关闭 状态,因而起到横向隔离作用。 MOS 管本身所处的区域称为有效区,其四周为场氧化区。MOS 管的漏极和源极的金属接 触在有效区内,栅极的金属接触则可在有效区外,三者的金属连线在场氧化层上通过。一个完 整的 N 沟 MOS 管结构的截面图和顶视图见图 3—11。 图 3 一 11 N 沟 MOS 管结构的截面图和顶视图 3。4.2 CMOS 电路的结构 一种既包含 N 沟 MOS 管又包含 P 沟 MOS 管的电路称为互补型 MOS 电路(complementary MOS),简称 CMOS 电路。为了使两种不同类型的 MOS 管做在同一硅片衬底上,就先要在硅衬底上 形成一 N 阱(N-well)或 P 阱(P-well)。 现以 N 阱为例,P 沟 MOS 管应设法制作在 N 阱中,而 N 沟 MOS 管则应直接制作在衬底上,如图 3—12 所示。 图 3—12 N 阱 CMOS 的原理图 如果在硅片衬底上先形成 P 阱,则 N 沟 MOS 管制作在 P 阱中,而 P 沟 MOS 管直接制作在衬底上。近 代的 cMOs 电路也有采用双阱工艺的,即在衬底的高阻率的外延层上分别形成 P 阱和 N 阱,然后 N 沟 MOS 管和 P 沟 MOS 管就分别制作在 P 阱和 N 阱中。 采用场氢化屡隔离的 CMOS 电路结构示于图 3—13。 图 3-13 采用场氧化层隔离的 CMOS 电路结构 3.5 电阻的结构 一般在集成电路中很少使用电阻,特别是在 MOS 电路中,即使需要也用 MOS 管来代替。但在某些集 成电路中,例如双极型电路中还需要采用电压与电流具有线性关系的电阻。 对于双极型电路中的电阻, 它的制作过程可与双极型晶体管的制作同时进行,并利用双极型晶体管中的某一层来形成电阻,如图 3—14 所示。从图中可看出,这是利用 NPN 晶体管的 P 型基区扩散层作为电阻,因为 P 型层的电阻率比较易于得到 所要求的电阻值(电阻值限于 10 kΩ 以下)。在 P 型层的两端有该电阻的连接端(图中的 A 和 B)。在纵向方向 仍采用 PN 结隔离,横向方向则利用氧化物隔离。但这样得到的电阻,其电阻的绝对值较难以控制。为得到精 确的电阻值,常利用多晶硅薄膜来制作电阻。该多晶硅薄膜是通过“淀积”方法沉积在二氧化硅的上面,其 面积和厚度都需精确控制,因而工艺复杂度增加,一般只在特殊需要时才采用这一方法。 图 3-14 双极型电路中的电阻 3.6 电容的结构 集成电路中的电容可以利用反向偏置时的 PN 结电容来获得。但这样的电容,其电容量 是反向偏压的函数,因而电容值会随电压而变化,比较好的方法是利用金属与扩散区、多晶硅 与金属、两层多晶硅或两层金属之间形成的平行板电容来构成电容。一种利用金属与扩散区形 成的平板电容示于图 3—15。上电极为金属铝,下电极为扩散 N+层,两平板之间的介质为二氧 化硅层。 图 3—15 金属与扩散区形成的电容 (a)工艺复合图; (b)横截面图 通常这种电容器所占面积较大,一个 100 pF 的电容在芯片上所占的面积往往要超过 100 个晶体管所占的面积,因而在集成电路中,实现电容的相对成本与用分立元件实现电容时的相 对成本是不同的。一般地,在集成电路中,电容的成本要高于电阻,电阻的成本要高于晶体管, 因此,在集成电路的设计中应尽可能地避免采用电阻和电容这类元件。 3.7 接触孔、通孔和互连线 为了使各类器件的端口能够被引出, 在集成电路制造时需在表面的二氧化硅层上指定的位置 处开出一个孔,这个孔称之为接触孔(contact)。这个孔位置处的硅被暴露出来后,直接淀积上 金属层,使金属与硅直接接触形成欧姆接触。 另一种孔称为通孔(via),用于多层金属连线之间的直接连通。它是在两层金属之间的 绝缘层上开出一个孔,在淀积上一层金属连线时,使金属物进入孔中而使上下两层金属连线连 接。 棒触孔与通孔的示意图见图 3—16。 图 3-16 接触孔与通孔的示意图 集成电路中的互连线通常采用金属线,如铝线或含有少量硅的铝线,近年也采用铜来作 为互连线。除了金属互连线外,有时也用多晶硅作为互连线,但因多晶硅的电阻率较高,所以 只能作为短距离互连之用。 3.3 MOS 电容 MOS 电容分两类:一类是参与运算的专门制作的 MOS 电容,例如开关电容网络中的积分 电容和等效电阻用电容,这类电容要求电容值相对准确而稳定;另一类是 MOS 管极间电容和寄 生电容,这类电容越小越好,大了会影响电路的带宽、工作速度或造成运算误差。3.3.1 用作 单片电容器的 Mos 器件特性 . 专门使用 MOs 电容的器件相当于二端器件, 如图 3—12 所示。 其中, 图 3—12(a)为 MOS 电容结构,多晶硅和 N+扩散区构成电容器 CAB 的两极,二氧化硅(Si02)为绝缘层。图 3—12(b) 中,Cp 为 N+区与衬底之间的寄生电容。 图 3—12 单片 MOS 电容器结构 a) 单片 MOS 电容器结构;(b)MOS 电容模型 单位面积电容 Cox 为 r1 E01~si02 h‘一、=-总的 MOS 电容为 CAB 一吒·Ⅳ·L=Co~AG (3—21)其中,Ac 一Ⅳ·L 为 MOS 电容的面积,£。 。为氧 化层厚度。 例如,t。一 100 nm,£0ssio。=3.46×10-1’F/m,那么 Cox:—3.—46—X_1 再 0-jI—F/m 一 3.46×10 一‘pF/弘 m2 100×10。m ?。?。 “因此,要获得一个 C=34.6 pF 的 MOS 电容,需要硅片面积 为 10μ m2, 相当于 25 只晶体管的面积。 由此可知, 要获得一个比较大的 MOS 电容是比较困难的。 3.3.2 MoS 管的极间电容和寄生电容 MOS 管的极间电容存在于 4 个端子中的任意两端之间,这些电容的存在影响了器件和电 路的高频交流特性。如图 3—13 所示,这些电容包括以下几部分: (1)栅极和沟道之间的氧化层电容 C1=Cox·AG=Cox·L。 (2)衬底和沟道之间的耗尽层电容 C。 。 (3)多晶硅栅与源、漏之间交叠而形成的电容 C3、C4。 (4)源、漏与衬底之间的结电容 C5、C6。 图 3—13 MOS 管的栅电容及寄生电容 (口)结构图;(6)等效电路 对于栅电容 C1,随着 Uas 从负向正变化,其电容的变化规律如图 3—14 所示。当 Ucs 为负时,将衬 底中的空穴吸引到氧化层界面,我们称此处为“积累区”。随着 Ucs 负压变小,界面空穴密度下降,在氧化 层下开始形成耗尽层,器件进入弱反型状态。总电容为 Cox 与 cdep 的串联电容,总电容减小。随着 Ucs 为正 且进一步加大超过 UTH 时,器件进入强反型层状态,导电沟道出现,Cox 本不变。 例如,t。一 100 nm,£0ssio。=3.46×10-1’F/m,那么 Cox:—3.—46—X_1 再 0-jI—F/m 一 3.46×10 一‘pF/弘 m2 100×10。m ?。?。 “因此,要获得一个 C=34.6 pF 的 MOS 电容,需要硅片面积为 10μ m2, 相当于 25 只晶体管的面积。由此可知,要获得一个比较大的 MOS 电容是比较困难的。3.3.2 MoS 管的极间 电容和寄生电容 MOS 管的极间电容存在于 4 个端子中的任意两端之间,这些电容的存在影响了器件和电路的高频交 流特性。如图 3—13 所示,这些电容包括以下几部分: (1)栅极和沟道之间的氧化层电容 C1=Cox·AG=Cox·L。 (2)衬底和沟道之间的耗尽层电容 C。 。 (3)多晶硅栅与源、漏之间交叠而形成的电容 C3、C4。 (4)源、漏与衬底之间的结电容 C5、C6。 图 3—13 MOS 管的栅电容及寄生电容 (口)结构图;(6)等效电路 对于栅电容 C1,随着 Uas 从负向正变化,其电容的变化规律如图 3—14 所示。当 Ucs 为负时,将衬 底中的空穴吸引到氧化层界面,我们称此处为“积累区”。随着 Ucs 负压变小,界面空穴密度下降,在氧化 层下开始形成耗尽层,器件进入弱反型状态。总电容为 Cox 与 cdep 的串联电容,总电容减小。随着 Ucs 为正 且进一步加大超过 UTH 时,器件进入强反型层状态,导电沟道出现,Cox 本不变。 图 3—14 MOS 栅电容与 UGS 关系曲线 为了减小电容,可将一个尺寸较大的管子改为两个尺寸较小的管子,并联成“折叠”结构,在 W/L 的情况下有利于减小结电容,如图 3—15 所示。 图 3 一 15折叠”结构可减小结电容 (a)尺寸大的 MOS 管}(b)折叠结构的 MOS 管 3.4 MOS 管的 Spice 模型参数 目前许多数模混合计算机仿真软件的内核都是 Spice。计算机仿真(模拟)的精度很大程度上取决于 器件模型参数的准确性和算法的科学先进性。了解 Spice 模型参数的含义对于正确设计集成电路是十分重要 的。表 3—2 给出 MOS 管的 Spice 主要模型参数的符号·、含义和 O.5 dm 工艺的参数典型值. t 符号 单位 含 义 NMOS L W AS、AD PS、PD、PD RS、RD、RD RSH CJ MJ cJSW F/m gm pm um2 μ m Ω Ω F/m。 沟道长度 沟道宽度 源、漏面积 源、漏周长 源、漏电阻 源、漏薄层电阻 单位面积零偏衬底结电容(源/漏结电容) CJ公式中的幂指数 单位长度源/漏侧壁结电容 O.56×10~。 O.94×10一。 0.45 0.35×10一“ O.5 PMOS 典型值(0.5肛m工艺) MJSW CJSW中的幂指数 O.2 O.3 CGBO、CGSO、 CGDO ·F/m 栅一衬底、栅一源、栅一漏交迭电容 O.4×10一。0.3×10~0 IS JS A A/m2 衬底结漏电流(源/漏结) 衬底结漏电流密度 1×10一。 O . 5 × 10 一。 PB UTO KP GAMMA , LAMBDA tox V V 源/漏结内建电势 零偏阈值电压 O.9 O.7 O.9 一O.8 μ A/V2 互导系数(μ nCox) v1/2 体效应系数γ ) O.45 O.4 V-1 m 、 沟道调制系数(λ ) 栅氧化层厚度 O.1 9×lO一0 O.2 9×10一。 LD XJ PHI NSUB NSS U0 TPG 一1 —0 m m V cm一3 源/漏侧扩散长度 源/漏PN结结深 表面态电势(2 Iφ Fl,终一费米能级) 衬底掺杂浓度(NA、N。) 表面态密度 O.08×10一。 O.09×lO一。 O.9 9×104 O.8 5×10’‘ cm2/V/S 栅材料类型 硅栅 铝栅 沟道载流子迁移率(μ n、μ p) 350 100

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